Stacked CMOS传感器的结构拆解与ISP协同机制：架构演进、性能瓶颈与工程实践

关键词

Stacked CMOS、像素逻辑分层、Pixel Layer、Logic Layer、TSV通孔、ISP协同处理、堆栈式图像处理、Sony Exmor RS、Samsung ISOCELL HP2、图像延迟、散热控制、帧合成功能

摘要

Stacked CMOS 图像传感器技术是近年来终端相机性能飞跃的关键引擎之一，通过将 Pixel Sensor 层与电路处理层进行垂直堆栈，突破传统单层 CMOS 架构在空间、电路和功耗上的瓶颈。这种架构显著提升了信号读出速度、帧缓存能力以及集成 ISP 算法的实时处理能力，特别适用于高分辨率、高帧率、HDR 多帧融合等复杂图像处理任务。
本文将系统拆解 Stacked CMOS 的核心结构演进路径，详细分析 TSV（硅通孔）互联机制、Pixel-Logic 分层架构差异，以及主流厂商在这一领域的布局和实现逻辑。并结合当前 Qualcomm 与 MTK 平台 ISP 处理链路，从 SoC 协同角度探讨其在工程落地中的挑战与实践优化策略。

目录

第 1 节：Stacked CMOS 架构缘起与行业发展概览

  • 从传统单层 CMOS 到 Exmor RS 的堆栈式架构演进
  • 高像素、高帧率带来的布线密度与信号通道瓶颈
  • Pixel 电路下放与逻辑电路上移的技术分化

第 2 节：Pixel Layer 与 Logic Layer 的分层设计解析

  • 像素层（光电转换 + 转换放大）结构构成
  • 逻辑层（ADC、D-PHY、ISP单元）信号路径概览
  • Sony 2层堆栈 vs Samsung 三层堆栈模型

第 3 节：TSV 垂直互联机制与信号路径工程问题

  • TSV 通孔制造工艺与互连精度要求
  • 信号完整性、寄生电容与高速读出瓶颈分析
  • TSV 热通道对封装热耦合的影响评估

第 4 节：堆栈架构下的 ISP 协同设计逻辑

  • Pixel layer 数据预处理（小信号放大、光信号缓存）
  • Logic layer ISP 模块分布：HDR 合成、噪声处理、AWB 通道
  • Sensor-ISP 数据流优化与延迟控制策略

第 5 节：工程案例：Sony IMX989、Samsung GN2 堆栈实现细节

  • Sony IMX989 的 1 英寸三层堆栈解析
  • Samsung GN2 对位读出、ISP 实时处理协同链路
  • 三星 ISOCELL 技术下 DTI + Stacked 的协同效果表现

第 6 节：SoC 平台对 Stacked CMOS 的支持适配分析

  • Qualcomm 平台（Snapdragon 8 Gen 系列）的数据解耦结构
  • MTK 平台的 RAW 信号路径与帧缓存调度机制
  • 芯原 ISP、豪威定制 ISP 架构下的堆栈适配路径

第 7 节：封装尺寸、热设计与电源隔离挑战

  • 模组尺寸变化对镜头结构的反推影响
  • Logic Layer 发热量模型与 Sensor 背部温控策略
  • EMI 屏蔽、电源分层结构的工程实践

第 8 节：未来趋势展望：AI Pixel、On-Sensor ISP 与主动视觉芯片融合

  • 像素层 AI 预识别与边缘建模功能探讨
  • Sensor 内集成 ISP/NN 算法引擎的可能路径
  • 与 XR、SLAM、8K 视频等场景的深度耦合方向

第 1 节：Stacked CMOS 架构缘起与行业发展概览

早期的移动影像传感器多采用传统单层 CMOS 架构，即将像素光电转换单元（Photodiode, PD）与控制逻辑、信号处理等电路集成于同一硅片平面之上。这种布局的好处是工艺简洁、制造成本低，但在进入千万像素以上的高分辨率时代后，其面临了多项关键瓶颈：

  1. 布线密度上限与面积冲突：Pixel 单元内需集成复位管（RST）、源跟随放大器（SF）、选择晶体管（SEL）、读出通道，同时还要支持如 DCG、HDR 等功能。高像素密度下，像素间距缩小，但控制逻辑无法进一步压缩，极易引发 Crosstalk、串扰、感光面积下降（Fill Factor）等问题。

  2. 高速读出需求的信号通道瓶颈：在 4K@60fps 或 8K 以上的应用需求下，单层 CMOS 架构的输出带宽与读取时间受限，难以兼顾高帧率与图像质量。

基于此背景，Sony 于 2012 年推出 Exmor RS 架构，首次实现了 CMOS Sensor 的堆栈式设计，将光电转换（Pixel Layer）与逻辑控制与信号处理（Logic Layer）分层处理。该架构打破了布线冲突的限制，使得：

  • 光敏区域可充分利用整个像素面；
  • 控制逻辑和 ADC 可获得更大面积、更多功能支持；
  • 数据传输路径更短，降低延迟与功耗。

随后，Samsung 也推出了 ISOCELL Plus 与 Stacked Sensor 架构，进一步推动 Pixel 结构微缩与逻辑功能增强的并行演进。

堆栈架构的出现不仅缓解了像素与逻辑冲突，还为后续 DRAM-on-Sensor、AI 模块下沉、全局快门结构的部署提供了电气和空间基础，成为现今主流旗舰 Sensor 架构的技术基石。

第 2 节：Pixel Layer 与 Logic Layer 的分层设计解析

堆栈式 CMOS Sensor 的核心设计在于对 Sensor 内部功能进行“垂直解耦”：光电转换部分专注于捕捉光信号，逻辑处理部分则独立处理信号转码、模拟/数字转换以及控制命令响应。

像素层（Pixel Layer）构成

Pixel 层主要包含：

  • Photodiode（PD）：光子转电荷的核心单元，构成整个 Sensor 的感光基础；
  • Transfer Gate（TX）：控制电荷转移至放大器的开关门控；
  • Floating Diffusion（FD）+ Source Follower（SF）：用于电荷-电压转换的一级读出放大；
  • Minimal Control Circuits：简化逻辑下沉至 Pixel 层的必要电路（如 Reset）。

这一层的目标是实现尽可能大的感光面积与低电噪声，因此堆栈后使光路无其他电路遮挡，SNR 与暗光表现均大幅改善。

逻辑层（Logic Layer）构成

位于 Pixel 层下方，包含：

  • ADC（模拟-数字转换）：可设为行/列 ADC，提供多通道并行转换能力；
  • 读取控制电路（Readout、Timing）：用于调度每个 Pixel 的工作状态；
  • 高速 I/O 接口（MIPI D-PHY/C-PHY）：为大像素/高速 Sensor 提供宽带输出通道；
  • 初级 ISP 单元：部分 Sensor（如 IMX989）已将 HDR 合成、DPC、LNR 等功能模块前置至 Logic Layer，实现预处理减负。

这种垂直架构可实现在 Logic Layer 上部署多层 Metal 互连，实现更复杂控制和算法模块的部署。

Sony 两层堆栈 vs Samsung 三层堆栈对比
厂商堆栈结构特点与进展
Sony2-layer：Pixel + Logic代表型号：IMX586、IMX989；支持 DRAM 缓存与 HDR 并行，稳定量产已超 5 年
Samsung3-layer：Pixel + Analog Logic + Digital Logic在 ISOCELL HP2/HP3 上引入 AI 模块和帧缓存，通过 eStack 技术实现像素堆栈 + AI 模块融合

Samsung 三层架构的优势在于可将 AI 图像识别前端模型直接内嵌到 Sensor 内部，缩短数据路径，但挑战也在于 TSV 数量大幅增加，良率控制与热功耗成为现实问题。

整体来看，Pixel/Logic 分层架构代表着传感器“系统级”演进趋势，它将 Sensor 从“光电转换元件”转向“感知计算引擎”的关键节点，是后续如全局快门、AI 视觉前端、结构化景深获取等功能部署的必要基础。

第 3 节：TSV 垂直互联机制与信号路径工程问题

在堆栈式 CMOS 架构中，像素层（Pixel Layer）与逻辑层（Logic Layer）之间的信号连接依赖于 TSV（Through Silicon Via）技术。这是一种在硅片垂直方向钻孔并填充金属导体的互连方式，用于在不同层之间传递电信号，是实现三维芯片集成的关键工艺之一。

TSV 通孔制造工艺与互连精度要求

TSV 的制作过程包括深硅蚀刻、绝缘层沉积、金属填充（一般为铜或钨）及回流封装。由于 CMOS Sensor 中 Pixel 层的厚度远小于逻辑层，为确保接触电阻与寄生效应最小化，TSV 的孔径需控制在 2μm 以下，深宽比可达 10:1。

互连布局通常遵循：

  • 矩阵式均匀排布：减少信号拥塞区域；
  • 专线专用：分别为电源、地、时钟、控制与图像信号设计 TSV；
  • 布线最短路径：降低延迟与信号损耗。

制造中最核心的挑战是 TSV 之间的精密对准（对准精度要求在 0.5μm 以内），否则将导致连接失败或图像采集中断。

信号完整性、寄生电容与高速读出瓶颈分析

尽管 TSV 实现了层间高密度信号传输，但其本身也带来以下工程问题：

  • 寄生电容与感应电压干扰：高速信号在 TSV 通孔中传输时易产生 Crosstalk，尤其在 ADC 或 MIPI 接口前端，影响图像边缘精度；
  • 驱动能力限制：Pixel Layer 多为模拟信号，穿越 TSV 到 Logic Layer 可能会因阻抗匹配不佳导致信号失真，要求在逻辑层布置多级缓冲；
  • 带宽瓶颈：尽管 TSV 支持并行通道，但堆栈层数越多，控制复杂度越高，信号在多个 TSV 中同步传输所需的时钟调度更复杂，也更耗电。

现代 Sensor（如 Sony IMX989）在 TSV 信号链末端通常会加入片上 Equalization 模块，对图像信号进行动态电压恢复与缓冲，从而提升图像一致性。

TSV 热通道对封装热耦合的影响评估

TSV 在实现电连接的同时，也成为热通道，将 Logic Layer 工作时的热量传导至 Pixel 层。尤其在高分辨率、高帧率连续读出场景中，Pixel 层温升可能导致：

  • 暗电流升高（Dark Current）、噪声增加；
  • 色彩通道间响应不均衡（Fixed Pattern Noise）；
  • Lens Shift 问题（封装层热膨胀造成对焦偏移）。

为解决这一问题，工程上引入以下策略：

  • 局部热沉通道设计：将高热 TSV 区域远离像素密集区域；
  • 使用背面金属冷却片（Heat Spreader）：在模组背面贴附石墨或金属材料；
  • 动态帧率调整：热敏区域进入限帧状态，保护 Sensor 温度稳定。

TSV 工艺的优化不仅决定堆栈式架构的良率与产能，更直接关系到 Sensor 的信号完整性与稳定性，是堆栈 CMOS 成为量产产品的关键技术保障。

第 4 节：堆栈架构下的 ISP 协同设计逻辑

堆栈式架构改变了传统 Sensor “纯采集+输出” 的工作模式。通过在 Logic Layer 中集成部分 ISP 模块，Sensor 自身即可完成一部分图像预处理任务，从而减轻 SoC 侧的计算压力，提高处理实时性与成像质量。

Pixel layer 数据预处理：信号放大与缓存

在现代高性能 Sensor 中，Pixel 层除了光电转换之外，还会嵌入如下功能：

  • 源极跟随放大器（Source Follower）：在每个像素中集成一级模拟放大，提升 SNR；
  • 小信号缓冲电容：在传输至 Logic Layer 前短暂缓存图像信号，避免突发动态溢出；
  • 初级黑电平校准与固定图案降噪（FPN Removal）：降低列间偏差，提升暗部纯净度。

这些处理过程在 Pixel 层完成，避免了后续传输过程中的干扰，提高成像原始质量。

Logic layer ISP 模块分布：HDR、LNR、AWB 通道划分

Logic 层通常部署以下关键 ISP 功能模块：

  • HDR 多帧合成器：对短帧、长帧或 Dual Gain 读取结果进行权重融合；
  • Line Noise Reduction（LNR）：逐行滤除横向干扰；
  • Auto White Balance（AWB）预处理：根据区域光强预估色温并快速调整 R/B 通道增益；
  • Lens Shading Correction（LSC）：对边缘亮度与色温衰减进行补偿。

Sony、Samsung 均已在高端 Sensor（如 IMX989、GN2）中完成上述模块的硬件级下沉，实现对图像初步预处理能力的前移。

Sensor-ISP 数据流优化与延迟控制策略

堆栈式 Sensor 的优势之一在于能完成高并发数据流处理与分布式调度：

  • 前端缓存 + 并行 ADC + 逻辑处理：Sensor 自主完成图像帧的压缩与编码；
  • 输出数据格式支持 RAW+Metadata 并行：便于主 SoC 进一步 AI 重建或多帧插值；
  • 带宽优化路径：通过压缩（DPCM）或降采样（Binning）方式降低 MIPI 输出压力；

同时，Sensor 输出带宽可根据 ISP 当前负载自适应限流，支持 ISP 提前触发的“快门预置”机制，有效降低拍照延迟。

堆栈架构带来的处理能力提升已不仅局限于图像质量，更决定了系统的响应速度与功耗控制，是旗舰手机及高端视觉模组不可或缺的核心架构基础。

第 5 节：工程案例：Sony IMX989、Samsung GN2 堆栈实现细节

随着移动影像系统逐步迈入大底高解析、高帧率与低延迟时代，Sony 和 Samsung 作为全球最核心的 Sensor 厂商，均已将堆栈式 CMOS 架构推向旗舰产品。以下分别对代表性方案进行结构级拆解和工程表现剖析：

Sony IMX989：1 英寸三层堆栈解析

IMX989 是 Sony 推出的首款 1 英寸全尺寸三层堆栈 Sensor，其结构特点包括：

  • 三层分布架构：

    • 顶层为 Pixel 层，采用背照式堆栈（BSI）工艺，集成 1.6μm 大像素阵列；
    • 中间层为模拟信号逻辑层（含 ADC），用于初步模拟-数字转换；
    • 底层为数字逻辑层（ISP前端模块），承担黑电平矫正、HDR合成等预处理任务；

  • 垂直互联采用先进 TSV + Micro-Bump 工艺，在面积约 1.0cm² 范围内集成超过 4 万个 TSV；

  • 支持 Quad Bayer 模式与高带宽 RAW 输出通道，可原生输出 12bit/RAW10 图像流；

实拍性能表现：

  • HDR 模式下动态范围可达 84dB+；
  • 夜景模式具备高 ISO（6400+）下的控噪能力，色彩还原稳定；
  • 整体读出延迟控制在 <11ms 级别，显著低于传统同尺寸 Sensor（约 17ms）；

该 Sensor 被广泛集成于小米 13 Pro、OPPO Find X6 Pro 等高端机型，代表当前堆栈 CMOS 设计的产业化顶级水平。

Samsung GN2：对位读出与 ISP 实时协同链路

GN2 是三星 ISOCELL 系列中的中高端旗舰 Sensor，具备如下堆栈结构特征：

  • 采用 Dual Slope ADC 架构，配合三层堆栈设计：

    • Pixel 层支持 Tetracell（四合一）结构；
    • Logic 层集成 RAW HDR合成器、DPC（坏点校正）、PDAF引擎等；

  • 对位并行读出路径：通过对角线 DTI + 垂直互联路径设计，实现列对称读出，提升稳定性；

  • 与 Samsung 自家 Exynos ISP 协议深度适配，在多模组协同调度上具备更强性能发挥；

在 GN2 基础上，Samsung 正向更小像素间距（0.56μm）与 AI 模块集成路径演进，其堆栈布局开始支持 AI 识别模块下沉与 SRAM 缓存布局。

三星 ISOCELL 技术与堆栈融合策略

ISOCELL 架构本身通过 DTI（深沟隔离）技术减少串扰，叠加堆栈架构后，整体信号链优化路径如下：

  • Pixel 层为 DTI 分割的 BSI + Tetracell；
  • Logic 层集成帧内 HDR、边缘保留降噪（Edge-Preserving Denoise）模块；
  • ISP 中可将主模组与副模组信号源整合后进行统一 ISP 优化输出，提升多摄系统的一致性。

GN2 和 HP3 是 Samsung 在堆栈 CMOS 商业化路径上较为成熟的代表，在高端 Android 产品中形成了与 Sony 分庭抗礼的格局。

第 6 节：SoC 平台对 Stacked CMOS 的支持适配分析

堆栈 CMOS 架构的部署并非孤立存在，其最大性能释放往往依赖于与下游图像信号处理平台（ISP/SoC）的协同机制。以下分析主流 SoC 平台对 Stacked CMOS 的适配机制：

Qualcomm Snapdragon 8 Gen 系列：数据解耦与多通道同步机制

高通在其第 8 代及以上移动平台中引入 Spectra ISP 3.0/4.0 架构，核心适配机制包括：

  • RAW 数据通道解耦：可同时支持最多 3 路 14-bit RAW 数据输入通道；
  • 堆栈 Sensor 帧缓输出适配：支持从 Logic Layer 输出经 HDR + DPC 预处理的半处理图像流；
  • 基于同步帧控制的多模组并发捕捉机制，提升堆栈 CMOS 数据接收效率；
  • AI 图像引擎集成（Hexagon DSP）：对接 Sensor 输出 Metadata，进行人物识别、场景融合、抠像计算等辅助操作。

实战表现中，Snapdragon 平台能显著降低使用 Stacked CMOS 后带来的帧延时波动，并稳定支持高帧 4K/8K 视频输出。

MTK 平台（如 Dimensity 9200 系列）：RAW 信号链与缓存机制优化

MTK 在 Dimensity 系列中构建独立于 ARM CPU 的 APU+ISP 双通道结构，堆栈 CMOS 的适配路径包括：

  • RAW Pipeline 独立通路：将 Pixel 层输出 + Logic Layer 处理后图像，分别注入 ISP + APU 通道；
  • 帧缓冲结构支持帧内 Dual ISO/HDR 预处理图像缓存，提升连续帧一致性；
  • 支持 Dynamic Shutter Mapping 与 ISP Trigger 协同机制，可根据 Sensor 报文动态调整 ISP 输出通路策略。

MTK 与 Sony/OV 等供应商在中高端市场适配堆栈 Sensor 的效率与性价比高，广泛用于国产旗舰与次旗舰设备中。

芯原 ISP / Omnivision 定制 ISP 架构：嵌入式场景的堆栈适配

在 IoT、工业视觉、车载等 SoC 平台中，芯原、Omnivision 等采用自研 ISP 架构，特点为：

  • 固定功能模块化 ISP，与堆栈 CMOS 传感器中的逻辑层配合紧密；
  • 预设解码协议（如 MIPI-RAW12 + Metadata + IR通道）；
  • 低功耗优化方案：Sensor 逻辑层可直接控制 ISP 激活与图像输出控制，降低功耗峰值。

这些平台虽性能不及手机 SoC，但在工业、安防等场景中对堆栈 CMOS 的适配路径更短、落地更快，是未来低功耗智能视觉端侧的重要配套方向。

整体而言，堆栈 CMOS 的价值不仅仅在于 Sensor 架构本身，更在于它与 ISP 平台、AI 模块和系统电源调度的深度耦合能力，是决定终端影像质量上限的核心要素之一。

第 7 节：封装尺寸、热设计与电源隔离挑战

堆栈 CMOS Sensor 在提升性能的同时，也引入了模组尺寸增加、热源集中、电源分层等复杂工程挑战，特别是在移动终端和 XR 等紧凑型平台中，这些挑战直接影响产品设计可行性与最终性能表现。

模组尺寸变化对镜头结构的反推影响

堆栈结构会带来传感器厚度的自然上升，主要由以下构成：

  • Pixel Layer + Logic Layer + TSV 焊接层：整体厚度通常在 0.8mm1.3mm 间，比传统单层 CMOS 增加 3050%；
  • Sensor 背部热导片（Graphite Film or Copper Sheet）：作为必要的导热结构，进一步提升厚度；

这直接导致：

  • 镜头结构必须后移，等效焦距 FFL（Flange Focal Length） 增大，需采用更短 TTL（Total Track Length）镜头设计；
  • 模组堆叠高度升高，对镜头 FPC、IR cut 滤光片、Voice Coil Motor（VCM）调焦结构产生干涉风险；
  • 某些超薄手机（如折叠屏）或潜望模组中难以部署堆栈 Sensor，需要工程妥协与减层封装工艺。
Logic Layer 发热量模型与 Sensor 背部温控策略

逻辑层集成的 ADC、HDR合成、图像预处理单元会产生持续热量，成为 Sensor 封装内最主要的发热源。典型热模型：

  • Logic Layer 在高负载（如 4K 120fps）下发热功率可达 250~400mW；
  • 热流主要通过 TSV 向 Pixel 层上传导，导致 Pixel 暗电流增加、感光效率降低；
  • 长时间工作下 Sensor 温升 15~25℃，极易影响 ISP 结果稳定性与图像均匀性。

温控工程常用策略：

  • 背部石墨散热膜或超薄铜散热层：快速导热至模组外壳或中框金属骨架；
  • Sensor 内部热感应点 + 软件限帧机制：在超过 70℃ 时降低帧率或限制曝光时间；
  • 动态快门时间调度 + 图像缓存排队：通过减少瞬时采集负载缓解局部过热。
EMI 屏蔽、电源分层结构的工程实践

堆栈 CMOS 在电源设计上通常采用双电压域隔离：

  • Pixel 层为低电压模拟域（1.8V 或以下），用于控制 Photodiode、电荷读出；
  • Logic 层为数字高电流域（1.1V~1.3V），供给 ISP、ADC、内存；
  • 两层通过 TSV 实现局部供电耦合与地层返流屏蔽。

工程中常用：

  • 多层铜箔 EMI 屏蔽网：覆盖 Sensor + FPC 接口，避免 MIPI 与控制信号相互干扰；
  • FPC 分层布线 + Ground Return 结构：防止 Logic 层电源对 Pixel 层信号采集造成抖动；
  • 电源时序控制器：确保上电时 Pixel 层先激活，防止逻辑噪声干扰初期图像获取。

以上封装设计策略已广泛应用于如 IMX989、OV50H、GN2 等高端堆栈式 CMOS Sensor 实战项目中，保障模组可靠运行与图像输出稳定。

第 8 节：未来趋势展望：AI Pixel、On-Sensor ISP 与主动视觉芯片融合

随着图像处理与感知融合需求提升，堆栈 CMOS Sensor 的未来将不再局限于成像，而将迈向更具智能的“视觉前端”，即实现部分 AI 感知功能在 Sensor 内部完成，开启图像智能采集时代。

像素层 AI 预识别与边缘建模功能探讨

近期研究方向已将 AI 能力下沉至 Sensor 内部，主要实现以下功能：

  • AI Pixel 架构：每个像素单元中预集成小型计算逻辑（如线性识别核），实现边缘方向、颜色分布预判断；
  • 快速边缘建模：在图像读取前完成物体边界预估，降低后端 ISP 的建图压力；
  • 动态曝光预测：根据 AI 模型判断场景类型，自动调整读取策略（如 HDR 合成权重）；

部分最新 SoC 已可直接读取 Sensor 输出的 AI 辅助 Metadata，如场景识别、焦点区域、运动方向等。

Sensor 内集成 ISP/NN 算法引擎的可能路径

未来 Sensor 可能不再只是数据采集端，而成为融合图像采集、预处理、初级 AI 推理的边缘智能节点。关键架构路径包括：

  • On-Sensor ISP Core：Logic Layer 内集成完整的 ISP 模块，如 LSC、Demosaic、AWB、WDR；
  • 集成轻量神经网络（TinyML）模块：例如用于实现人物区域定位、光斑模拟、动态模糊建模等任务；
  • 配套 AI 帧缓存与中间结果输出接口：用于 SoC 侧融合或直接输出图像 + 感知结果；

这些架构设计已在 Google Pixel 系列（GN1）、Sony 最新 ExmorT 系列中逐步落地，预示 Sensor 将成为智能成像链路的核心一环。

与 XR、SLAM、8K 视频等场景的深度耦合方向

在高帧率低延迟场景下，如：

  • XR/AR 头显实时渲染定位；
  • 8K 视频连拍与实时取景；
  • 多模态融合建图（RGB + Depth + IR）；

Sensor 作为采集起点，其集成 AI 能力、ISP 前置能力、延迟控制能力将决定整体系统的时空精度。未来趋势将推动：

  • GS + 堆栈 + AI 融合架构统一集成；
  • Sensor 输出端口多路化：图像、语义、结构图并存；
  • 支持 Sensor-SoC 联合调度协议，实现拍摄-识别-建模一体化。

堆栈 CMOS 将不仅是一个 Sensor，而将成为终端“视觉处理 SoC”的边缘核心，推动移动影像从“记录”转向“理解”的智能演进。

本文转自 https://zhxin.blog.csdn.net/article/details/148499066